द्वारा कार्यक्रम smgenerator.sf.net

SmGen Verilog के लिए एक परिमित राज्य मशीन जनरेटर है। हालांकि एफएसएम प्रवेश उपकरण नहीं है। इनपुट व्यवहार की तरह Verilog है । SmGen इससे एक संश्लेषण एफएसएम आधारित डिजाइन उत्पन्न करता है। घड़ी की सीमाएं स्पष्ट रूप से डिजाइनर द्व