SmGen Verilog के लिए एक परिमित राज्य मशीन जनरेटर है। हालांकि एफएसएम प्रवेश उपकरण नहीं है। इनपुट व्यवहार की तरह Verilog है । SmGen इससे एक संश्लेषण एफएसएम आधारित डिजाइन उत्पन्न करता है। घड़ी की सीमाएं स्पष्ट रूप से डिजाइनर द्वारा प्रदान की जाती हैं।
संस्करण इतिहास
- विवरण files पर तैनात 2010-06-11
कई सुधार और अपडेट - विवरण N/A पर तैनात 2010-06-11
कार्यक्रम विवरण
- कोटि: विकास > अन्य
- प्रकाशक: smgenerator.sf.net
- लाइसेंस: मुफ्त
- मूल्य: N/A
- विवरण: Array
- मंच: linux